verilog
Síntesis vs Desajuste de simulación
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Introducción
Una buena explicación de este tema se encuentra en http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
Comparación
cable d = 1'bx; // decir del bloque anterior. Será 1 o 0 en hardware.
if (d == 1'b) // false en simulación. Puede ser verdad de falso en hardware
Lista de sensibilidad
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
En hardware, q cambiará cada vez que a o b cambie.
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