verilog
Synthese vs. Simulation stimmen nicht überein
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Einführung
Eine gute Erklärung zu diesem Thema finden Sie in http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
Vergleich
Draht d = 1'bx; // aus dem vorherigen Block sagen. Wird 1 oder 0 in Hardware sein
if (d == 1'b) // falsch in der Simulation. Kann für falsch in Hardware gelten
Empfindlichkeitsliste
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
In der Hardware ändert sich q, wenn sich a oder b ändert.
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