verilog
Syntes vs simuleringsmatchning

Introduktion

Jämförelse

tråd d = 1'bx; // säga från föregående block. Kommer att vara 1 eller 0 i hårdvara

if (d == 1'b) // falsk i simulering. Kan vara sant för falskt hårdvara

Känslighetslista

wire a;
wire b;
reg q;
    
always @(a) // b missing from sensativity list
 q = a & b; // In simulation q will change only when a changes

I hårdvara kommer q att ändras när a eller b ändras.