verilog
संश्लेषण बनाम सिमुलेशन बेमेल
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परिचय
इस विषय की एक अच्छी व्याख्या http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf में है
तुलना
तार d = 1'bx; // पिछले ब्लॉक से कहें। हार्डवेयर में 1 या 0 होगा
if (d == 1'b) // अनुकरण में असत्य। हार्डवेयर में गलत हो सकता है
संवेदनशीलता सूची
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
हार्डवेयर में, जब भी कोई या बी बदलता है q बदल जाएगा।
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