verilog
Incohérence entre la synthèse et la simulation

Introduction

Comparaison

fil d = 1'bx; // dire du bloc précédent. Sera 1 ou 0 dans le matériel

if (d == 1'b) // faux dans la simulation. Peut être vrai de faux dans le matériel

Liste de sensibilité

wire a;
wire b;
reg q;
    
always @(a) // b missing from sensativity list
 q = a & b; // In simulation q will change only when a changes

Dans le matériel, q changera à chaque changement de a ou b.