verilog
Synthese versus simulatie komt niet overeen
Zoeken…
Invoering
Een goede verklaring voor dit onderwerp is te vinden op http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
Vergelijking
draad d = 1'bx; // zeg uit het vorige blok. Wordt 1 of 0 in hardware
if (d == 1'b) // false in simulatie. Kan waar zijn van vals in hardware
Lijst met gevoeligheid
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
In hardware zal q veranderen wanneer a of b verandert.
Modified text is an extract of the original Stack Overflow Documentation
Licentie onder CC BY-SA 3.0
Niet aangesloten bij Stack Overflow