verilog
Niedopasowanie syntezy a symulacji
Szukaj…
Wprowadzenie
Dobre wyjaśnienie tego tematu znajduje się w http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
Porównanie
drut d = 1'bx; // powiedz z poprzedniego bloku. Będzie wynosił 1 lub 0 w sprzęcie
if (d == 1'b) // false w symulacji. Może być prawdą o fałszu sprzętowym
Lista wrażliwości
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
W sprzęcie q zmienia się za każdym razem, gdy zmienia się a lub b.
Modified text is an extract of the original Stack Overflow Documentation
Licencjonowany na podstawie CC BY-SA 3.0
Nie związany z Stack Overflow