verilog
Mancata corrispondenza tra sintesi e simulazione

introduzione

Confronto

filo d = 1'bx; // dire dal blocco precedente. Sarà 1 o 0 nell'hardware

if (d == 1'b) // false in simulazione. Può essere vero di false in hardware

Lista di sensibilità

wire a;
wire b;
reg q;
    
always @(a) // b missing from sensativity list
 q = a & b; // In simulation q will change only when a changes

Nell'hardware, q cambierà ogni volta che aob cambia.