verilog
Синтез против несоответствия моделирования

Вступление

сравнение

провод d = 1'bx; // скажем из предыдущего блока. Будет 1 или 0 на аппаратном уровне

if (d == 1'b) // false в симуляции. Может быть, неверно в аппаратном обеспечении

Список чувствительности

wire a;
wire b;
reg q;
    
always @(a) // b missing from sensativity list
 q = a & b; // In simulation q will change only when a changes

В аппаратном обеспечении q будет изменяться при изменении a или b.