verilog
합성 대 시뮬레이션 불일치
수색…
소개
이 주제에 대한 좋은 설명은 http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf 입니다 .
비교
와이어 d = 1'bx; // 이전 블록에서 말하십시오. 하드웨어에서 1 또는 0이됩니다.
if (d == 1'b) // 시뮬레이션에서 false. 하드웨어에서 거짓 일 수있다.
감도 목록
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
하드웨어에서는 a 또는 b가 변경 될 때마다 q가 변경됩니다.
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