verilog
合成とシミュレーションの不一致
サーチ…
前書き
比較
ワイヤーd = 1'bx; //前のブロックから言う。ハードウェアで1または0になります
if（d == 1'b）//シミュレーションではfalse。ハードウェアで偽になることがあります
感度リスト
wire a;
wire b;
reg q;
always @(a) // b missing from sensativity list
q = a & b; // In simulation q will change only when a changes
ハードウェアでは、aまたはbが変わるたびにqが変更されます。
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